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帶隙基準廣泛應用于模擬集成電路中。帶隙基準電路輸出的基準電壓可以為模擬集成電路提供穩定的參考電壓或參考電流，因此，要求帶隙基準電路具有較強的抗電源電壓波動干擾的能力、環境溫度急劇變化的能力，即對帶隙基準電路的電源電壓抑制比、溫度漂移有明確的指標要求，同時需要盡可能的降低帶隙基準電路的電路復雜度和工藝加工成本。

利用TCAD半導體器件仿真軟件和TSPICE集成電路仿真軟件完成無運放高電源電壓抑制能力、低溫度漂移的CMOS帶隙基準集成電路的仿真設計。利用TCAD完成了帶隙基準電路核心器件（PNP-BJT、NMOSFET、PMOSFET）的器件結構、工藝流程和電特性仿真。

TSPICE集成電路仿真采用TCAD輸出的模型參數，對帶隙基準電路有源器件模型參數、結構參數、電阻阻值的選擇進行優化，最后完成了高電源抑制比、低溫度漂移的帶隙基準電路設計。

帶隙基準電路設計原理：

通過具有正溫度系數的電壓與具有負溫度系數的電壓之和，二者的溫度系數相互抵消，來實現與溫度無關的電源基準。圖1為所設計的基于CMOS技術的帶隙基準電路。M1和M2的源端電位應相等，則有：

如果Q2的發射區面積是Q1的N倍，則有：

IREF與T成正比，IREF通過M5對外輸出。

基準電壓VREF為：

VQ3與T成反比。

在室溫附近，具有零溫度系數的VREF值為1.21V。